第12章: 先端パッケージング — チップレットと3D積層
ムーアの法則は終わった ── と言われて久しい。
それでも NVIDIA の最新 GPU は前世代より遥かに速い。
なぜか。
答えは、進歩の主戦場が 「1 枚のチップをどこまで小さくするか」 から 「複数のチップを、いかに巧妙に束ねるか」 に移ったから。
それが先端パッケージングという、後工程の新時代である。
12.1 なぜ単一チップでは限界か
ここまでで見た通り、1 枚のチップを限界まで大きく作っても、
- 歩留まりの問題: チップが大きいほど欠陥率が指数関数的に上がる
- レチクル限界: 露光装置の 1 ショットで描ける範囲には物理上限がある（約 858mm²、26mm × 33mm）
- 設計の難しさ: すべてを 1 チップに収めると検証コストが爆発する
- コスト: 最先端プロセス全体に大きなチップを通すと 1 個 1000 ドル超に
そこで業界は、「1 枚のチップを大きくする」のをやめ、「複数のチップを賢く繋ぐ」 戦略に転換した。
これが チップレット (Chiplet) と 先端パッケージング の時代だ。
12.2 パッケージング — チップを”製品”にする最後の工程
そもそも「パッケージング」とは何か。 前章までで作ったシリコンチップは、爪より小さい半導体素子に過ぎない。これを実際の電子機器に載せるには、
- 外部端子（ピンやハンダボール）を付ける
- 衝撃・湿気から守る封止樹脂を付ける
- 熱を逃がす経路を作る
- 必要なら複数のチップを組み合わせる
という工程が必要。これが パッケージング (Packaging) ── 半導体製造の後工程。
伝統的なパッケージングは：
- DIP (Dual In-line Package) : ピンが両側に並ぶ昔ながらの形（CPU 黎明期）
- QFP (Quad Flat Package) : 四方にピン
- BGA (Ball Grid Array) : 底面にハンダボールを格子状に
- WLCSP (Wafer Level Chip Scale Package) : ウェハーレベルで超小型化
これらは 1 個のチップを 1 個のパッケージに収めるスタイル。 現代の最先端は、複数のチップを 1 個のパッケージにまとめる System in Package (SiP) へと移った。
12.3 チップレット — 役割ごとに分けて、後で束ねる
チップレット (Chiplet) は、文字通り「小さなチップ」。
巨大な単一チップ（モノリシック設計）を、機能ごとに 複数の小さなチップ に分割する。 そして 1 枚のパッケージ基板上に並べ、高速インターコネクトで繋ぐ。
例：AMD EPYC サーバ CPU
- 旧来：1 つの大きなチップに全コア + I/O + メモリコントローラ
- チップレット版：
- CCD（CPU コアダイ、TSMC 5nm）× 複数個
- I/O ダイ（古い 6nm プロセス）× 1 個
- これを基板上で Infinity Fabric で接続
メリット：
- 歩留まり改善 — 小さいチップは欠陥率が低い、選別が効く
- コスト最適化 — 必要な部分だけ最先端プロセスで作る（高い）、I/O は古いプロセスで作る（安い）
- 設計の柔軟性 — 顧客の要望に応じて構成を変えやすい
- 大規模化 — レチクル限界を超えた “実効ダイサイズ” を実現できる
チップレット時代の合言葉：「全部を 1 ノードで作る必要はない」 最先端ノードはコアロジックだけに使い、I/O やメモリコントローラは成熟ノードで安く作る。 これがコストと性能の両立を可能にした。
12.4 2.5D 実装と 3D 積層
複数チップを束ねる方法には、大きく 2 種類ある。
2.5D 実装
複数のチップを シリコンインターポーザ という中間配線層の上に並べて並列に配置する方式。
GPU + HBM の組合せは、これに該当する。
- TSMC の CoWoS (Chip on Wafer on Substrate) が代表
- Intel の EMIB (Embedded Multi-die Interconnect Bridge) も類似
「2.5D」と呼ぶのは、純粋な 2D (平面) より複雑で、3D (縦積み) ほど深くはないから。
3D 積層
複数のチップを 縦に積み上げる 方式。 チップ間を貫通する電極で繋ぐ。
- メモリ：HBM の中の DRAM が 8〜16 層積み
- ロジック：AMD 3D V-Cache（Ryzen X3D 系列）、TSMC SoIC
- 異種積層：ロジックの上にメモリを乗せる（次世代）
3D 積層は、シリコンインターポーザを介さずに 直接チップ同士を貼り合わせる。最近の最先端は Hybrid Bonding という、銅と酸化膜を直接接合する技術で、配線ピッチを 10μm 以下にまで小さくしている。
12.5 TSV（シリコン貫通電極） — 縦に信号を通す
3D 積層を成立させる鍵が TSV (Through-Silicon Via) だ。
シリコンチップを 貫通する電極。 チップの裏面まで穴を掘り、銅を埋めて表裏を電気的に繋ぐ。
これにより、
- 縦方向の信号配線が短くなる
- メモリと CPU の距離が縮まる（HBM の本質）
- 同じ面積に多層を載せられる
技術的には、
- レーザーまたはエッチングで穴開け
- 絶縁膜と銅シードの形成
- 銅メッキで充填
- 表面平坦化（CMP）
これを ウェハー薄化（数十μm まで） とセットで行う。 作るのが非常に難しく、TSMC、Samsung、SK hynix くらいしか量産できていない。
12.6 CoWoS — GPUとHBMを並べて結ぶ技術
CoWoS (Chip on Wafer on Substrate) は TSMC が開発・量産する 2.5D パッケージング技術。 NVIDIA H100 / H200 / B100 / B200、AMD MI300 など、現代の AI GPU のほぼすべて が CoWoS で組まれている。
仕組みを断面で見ると：
NVIDIA H100/H200 = TSMC 4N プロセス（カスタム 5nm）の GPU ダイ + HBM3/3e + CoWoS。 B100/B200 = 2 つの GPU ダイ + 8 個の HBM3e + CoWoS-L (拡大版)。
CoWoS の供給能力は AI GPU 生産のボトルネックそのものになっており、TSMC は急速に増産している（2023 年比で 2024 年に倍増）。
「NVIDIA GPU の出荷が CoWoS で律速」というニュースの正体：
ロジック (GPU) は TSMC 4N で十分に作れる。
HBM も SK hynix が増産している。
それでも GPU が足りない ── ボトルネックは TSMC の CoWoS の組立能力だった。
これは AI 時代の半導体業界の本質的な制約。
12.7 後工程が”主戦場”になった世界
20 世紀の半導体は、前工程（微細化）の戦いだった。 21 世紀の半導体は、前工程 + 後工程の両方 の戦いになっている。
特に AI 半導体の世界では、パッケージング技術が直接性能を決める 状況になった。
主要プレイヤー（先端パッケージング）：
| 会社 | 強み |
|---|---|
| TSMC | CoWoS、SoIC、InFO ── 業界最先端、AI GPU 独占 |
| Intel | EMIB、Foveros、Foveros Direct ── 自社製品 + ファウンドリ |
| Samsung | I-Cube ── HBM 接続向け |
| ASE | 台 OSAT 最大手、汎用先端パッケージング |
| Amkor | 米 OSAT、海外進出強い |
| JCET | 中国系 OSAT 最大手 |
OSAT (Outsourced Semiconductor Assembly & Test) と呼ばれる 後工程専業企業 もある。 これらは TSMC や Intel が手が回らない部分を引き受ける。
私は最近、「ファウンドリーの定義が変わりつつある」と感じる。
従来、ファウンドリー = 前工程の受託製造業者だった。
ところが今、TSMC は CoWoS や SoIC で後工程まで踏み込み、Samsung も Intel も同様に動いている。
「最先端ロジック + 先端パッケージング」が一体のサービスとして提供される時代になった。
12.8 ファンアウト WLP と InFO
スマホ向けには ファンアウト Wafer Level Package (FOWLP) という別のパッケージング技術が普及している。
- 通常のチップサイズより少し大きな範囲に配線を引き出す
- 基板を使わず、再配線層 (RDL) で直接接続
- 薄く・軽くなる
TSMC が開発した InFO (Integrated Fan-Out) は、Apple A シリーズ / M シリーズの SoC に採用されている。 スマホの薄さの一部は、この技術で実現されている。
12.9 これからのパッケージング ── 異種チップレット統合
最終的に向かう先は 「異種チップレット統合」。
- ロジック (TSMC 2nm)
- 高速 SRAM (TSMC 3nm)
- メモリ (HBM、DRAM)
- アナログ・I/O (古い成熟ノード)
- 光通信 (シリコンフォトニクス)
これらを 1 つのパッケージ に混載する。 業界共通の高速インターコネクト規格として UCIe (Universal Chiplet Interconnect Express) が 2022 年に発表され、各社が採用を進めている。
将来的には、「半導体製品」 = 「複数チップレットを混載した SiP」が当たり前になる。 1 個のチップ ≒ 1 個の小さなコンピュータ という新時代だ。
12.10 この章の振り返り
- 単一チップの微細化が限界に近づき、進化の主戦場は 後工程 に移った
- チップレット = 役割ごとに小さなチップに分割し、後で束ねる設計思想
- 2.5D 実装 = シリコンインターポーザ上に並列配置（GPU + HBM）
- 3D 積層 = チップを縦に積み、TSV で配線
- CoWoS = TSMC の 2.5D 技術。AI GPU の標準的なパッケージ
- 「NVIDIA GPU 不足」の正体は CoWoS の組立能力 だった
- 業界共通規格 UCIe が普及中、異種チップレット統合の時代へ
この章で読めるようになるニュース
- 「TSMC、CoWoS の生産能力を 2025 年までに倍増」 → AI GPU 出荷のボトルネック解消が目的、と分かる
- 「Intel、Foveros Direct でロジック層に SRAM を 3D 積層」 → ハイブリッドボンディングを使った 3D 積層、と読み解ける
- 「AMD、Ryzen 9000X3D で 3D V-Cache を採用」 → ゲーム用 PC CPU に SRAM を縦積みする技術、と即理解できる
- 「UCIe コンソーシアム、Intel/Arm/TSMC 等が加盟拡大」 → 業界共通のチップレット間インターコネクト規格、と認識できる
ここまでで 製造編 は終了。 ニュースで頻出する「2nm」「EUV」「チップレット」「HBM」の正体は、もう全部腑に落ちているはずだ。
次章からは、本書のクライマックス 産業編 に入る。 読者の疑問「産業構造はどう分かれているのか」に、いよいよ正面から答えていく。